Analyseur de défauts pour circuits hybrides CMOS-MTJ

Encadrants : 

Occurrences : 

2016

Nombre d'étudiants minimum: 

2

Nombre d'étudiants maximum: 

3

Nombre d'instances : 

1

La demande pour des systèmes électroniques de plus en plus compacts, performants et peu consommateurs d’énergie ne cesse de croître. L’accroissement de la densité d'intégration en technologie CMOS et l’avènement des mémoires magnétiques telles STT-MTJ (basées sur des jonctions tunnels magnétiques) témoignent des efforts réalisés en vue de répondre à cette demande. Néanmoins, les processus de fabrication deviennent toujours plus complexes, engendrant une baisse du rendement. Il est en effet chaque fois plus difficile et coûteux de fabriquer des circuits exempts de défauts.

Dans ce projet, on s'intéressera aux défauts de fabrication dans les circuits hybrides CMOS/MTJ. Les types de défauts considérés sont les suivants:

  • Transistor MOS toujours fermé ou toujours ouvert

  • MTJ toujours à l'état « anti-parallèle » ou à l’état  « paralèlle »

Il s'agira de mettre en œuvre une procédure automatisée d'injection de défauts afin de déterminer l'impact de ces défauts sur les circuits tests. Cette procédure se traduira par un programme logiciel générique qui transforme n'importe quelle structure initiale (fichier Spice de départ avec netlist de référence) en une structure défectueuse (nouveau fichier Spice avec netlist de circuit défectueux) et qui compare les sorties produites par chacune des deux structures de façon à détecter l'existence d'une erreur. Le programme devra permettre la spécification du nombre et type de défauts ajoutés. Le langage de programmation privilégié pour ce projet est Python (utilisation de C/C++ également possible). Les étudiants seront également amenés à utiliser Matlab et l’environnement de conception Cadence (ils disposeront d’une aide à la prise en main de l’outil Virtuoso).