Mise en oeuvre d'un analyseur de la tolérance aux fautes des circuits numériques

Encadrants : 

Occurrences : 

2013

Nombre d'étudiants minimum: 

4

Nombre d'étudiants maximum: 

4

Nombre d'instances : 

1

L'évolution technologique (réduction de la taille des transistors) a permis une amélioration des performances des circuits mais a augmenté leur sensibilité vis-à-vis des rayonnements. Les particules présentes dans certains environnements (avionique, satellite, etc) peuvent provoquer des erreurs transitoires à la sortie des portes logiques. Ces erreurs peuvent être masquées ou, au contraire, être propagées vers les sorties du circuit et engendrer une défaillance du système. Plus il y a masquage, plus le circuit sera tolérant aux fautes. Il est donc fondamental de pouvoir estimer la tolérance aux fautes d'un circuit. Les méthodes existantes pour l'estimation de la tolérance aux fautes sont complexes et/ou trop coûteuses ce qui restreint leur utilisation à des circuits très petits. On s'intéressera à une méthode récemment parue qui accélère cette estimation et la rend adéquate même pour les circuits de grande taille.

Objectif

L'objectif de ce projet est de mettre en oeuvre la méthode SNaP ("claquer des doigts" en Anglais). Elle est basée sur la notion de sources de fautes et de propagation de fautes. Chaque noeud de l'algorithme de calcul comprend un bloc d'analyse (la méthode sera présentée au début du projet). La mise en oeuvre se traduira par un programme (C/C++ ou autre) permettant de déterminer la tolérance du circuit à partir de sa description structurelle (fichier netlist) et des informations sur la probabilité d'occurrence d'une faute.

Environnement/outils

Verilog (l'initiation à ce langage se fera au cours du projet), Langage de programmation (pré-requis).